Korean Stock Insight
CXMT 4F² D램의 원리와 원가 경쟁력, 삼성전자·SK하이닉스는 어디까지 왔나
중국 창신메모리(CXMT)가 갑자기 꺼낸 ‘4F² D램’ 소식이 궁금해 기술 자료와 논문을 찾아봤습니다. 우리는 이번 발표를 같은 면적에서 더 많은 데이터를 저장하려는 중요한 구조 변화로 봅니다. 삼성전자와 SK하이닉스도 이 기술을 연구해 왔으며, 앞으로의 경쟁은 CXMT가 예고한 2026년 말 제품의 성능과 양산 원가에서 더 구체적으로 드러날 것입니다.
기사에는 4F², 수직 트랜지스터, 하이브리드 본딩 같은 말이 함께 등장합니다. 이 세 가지가 어떻게 연결되는지 알면 중국의 발표가 왜 주목받는지, 우리 기업은 무엇으로 대응할 수 있는지도 조금 선명해집니다.
창신메모리가 10월 10일 발표한 것
중국 현장 보도에 따르면 CXMT의 차오칸위 사장은 10월 10일 집적칩·칩렛 학술 행사에서 4F² 구조와 수직 포위 게이트(VSG), 혼합 접합 기술의 진전을 소개했습니다. 이 기술들을 반영한 차세대 서버용 DDR5 RDIMM을 올해 말 선보이겠다는 계획도 밝혔습니다. 당시 구체적인 용량과 전송속도는 제시하지 않았습니다. 발표 현장 보도
서버용 제품을 첫 적용 대상으로 내세운 점이 눈에 들어옵니다. 서버 고객에게는 작은 칩뿐 아니라 오랫동안 안정적으로 작동하고 기존 시스템과 맞는 메모리가 필요합니다. CXMT가 이 시장에서 물량을 늘릴 수 있다면, 국내 업체와의 경쟁 범위가 더 넓어질 수 있기 때문입니다.
D램은 작은 저장통과 스위치를 묶은 구조입니다
D램의 기본 저장 단위인 셀은 트랜지스터 하나와 커패시터 하나로 이루어집니다. 흔히 1T1C라고 부릅니다. 커패시터는 전하를 담는 작은 저장통, 트랜지스터는 그 저장통에 연결되는 스위치로 생각하면 쉽습니다.
워드라인(WL)은 스위치를 열고 닫는 제어선입니다. 비트라인(BL)은 데이터를 쓰고 읽는 통로입니다. 워드라인이 선택되면 커패시터와 비트라인이 연결되고, 센스앰프가 아주 작은 전압 차이를 감지해 0과 1을 판별합니다. 읽는 과정에서 달라진 전하 상태를 복원하는 동작도 필요합니다.
전하가 조금씩 새기 때문에 주기적으로 다시 채워주는 리프레시도 합니다. 그래서 좋은 D램 셀은 작기만 해서는 부족합니다. 쓸 때는 전류가 잘 흐르고, 저장할 때는 전류가 잘 새지 않아야 합니다. 이 두 조건을 함께 맞추면서 면적을 줄이는 것이 개발의 어려움입니다. 마이크론 D램 설명 자료
그림은 기능과 면적 관계를 설명한 자체 제작 개념도입니다. 실제 공정의 배치나 치수 비율을 재현한 단면은 아닙니다. 구조 근거: CXMT IEDM 논문
4F²는 ‘4나노’가 아니라 셀의 면적입니다
F는 셀 배치를 설명할 때 쓰는 최소 기준 치수입니다. F²는 그 치수의 제곱이고, 4F²는 셀 하나의 면적을 4×F²로 표현한 것입니다. 제조사의 ‘몇 나노급’ 공정 이름과 같은 숫자로 읽으면 곤란합니다.
같은 F를 기준으로 기존 셀 면적이 6F², 새로운 셀 면적이 4F²라면 계산은 간단합니다.
| 같은 F에서 비교 | 계산 결과 |
|---|---|
| 셀 하나의 면적 | 기존의 4/6, 약 66.7% |
| 줄어드는 셀 면적 | 약 33.3% |
| 같은 면적에 담을 수 있는 셀 수 | 이론적으로 6/4, 약 1.5배 |
면적은 3분의 1 줄고, 같은 공간의 셀 수는 절반 늘어납니다. 분모가 달라 생기는 차이입니다. 저장 셀을 더 촘촘하게 넣을 수 있으니 같은 용량의 칩을 작게 만들거나, 비슷한 크기의 칩에 더 큰 용량을 담는 방향을 기대할 수 있습니다.
회사끼리 비교할 때는 F 자체도 봐야 합니다. 한 회사의 4F²에 쓰인 F가 다른 회사의 6F²보다 크면, 앞의 계수만으로 실제 셀 크기의 우열을 정할 수 없습니다. 구조와 실제 치수를 함께 봐야 밀도 경쟁을 이해할 수 있습니다. SK하이닉스의 4F² 기술 설명
셀을 줄이면서 저장 신호를 지키는 문제
D램의 어려움은 디지털 정보를 아주 작은 아날로그 신호로 보관한다는 데 있습니다. 단순한 커패시터 관계식으로는 저장 전하 Q=C×V입니다. 같은 전압에서 정전용량 C가 작아지면 보관할 수 있는 전하도 줄어듭니다.
커패시터의 정전용량은 전극의 유효 면적, 유전체의 성질과 두께에 영향을 받습니다. 셀의 바닥은 줄이면서 커패시터를 높게 만들거나 유전체를 개선하는 이유가 여기에 있습니다. 좁고 깊은 구조 안에 막을 균일하게 형성하고 전극을 연결하는 공정이 필요해집니다. imec의 D램 소자·주변회로 설명
읽기 동작에서는 셀 커패시터와 비트라인 사이에서 전하가 나뉩니다. 단순화하면 비트라인의 초기 전압 변화는 C셀/(C셀+C비트라인) × (V셀−V비트라인 초기값)에 비례합니다. 저장통이 작아지거나 배선의 정전용량이 커지면 감지해야 할 신호가 더 작아질 수 있습니다. 따라서 소자의 누설, 배선의 간섭, 센스앰프의 감도가 함께 설계돼야 합니다. MIT D램 강의 자료
이 관계를 보면 ‘작은 셀을 그리는 것’과 ‘그 셀의 데이터를 안정적으로 읽는 것’ 사이에 왜 긴 개발 과정이 있는지 이해할 수 있습니다. 앞으로 공정 전환의 가치를 판단할 때는 면적과 함께 유지시간, 읽기 여유, 동작 전력까지 살펴야 합니다.
트랜지스터를 세우면 왜 자리가 남을까?
종래의 D램도 평평한 종이 위에 그린 회로처럼 단순하지 않습니다. 게이트를 실리콘 안에 묻고, 커패시터를 높게 만드는 등 입체 구조를 활용합니다. 4F² 수직 채널 방식에서 달라지는 핵심은 접근 트랜지스터의 전류 경로를 수직으로 구성한다는 점입니다.
스위치의 길이를 바닥 방향으로 확보하는 부담을 줄이고 높이 방향을 활용하면, 셀을 평면상 더 좁게 배치할 여지가 생깁니다. 게이트가 기둥 모양 채널 주위를 감싸면 전류를 제어하는 힘도 높일 수 있습니다. CXMT는 이번 발표에서 이를 VSG라고 불렀습니다.
채널이 짧아질수록 스위치를 껐는데도 전류가 새기 쉬워집니다. 게이트가 채널을 둘러싸는 구조는 이런 누설을 억제하려는 설계입니다. 다만 실제 성능은 기둥의 폭, 절연막, 전극, 도핑과 접촉 저항을 함께 조정해서 만듭니다.
CXMT가 2023년 IEDM에 발표한 연구에는 접합이 없는 구조의 GAA 수직 채널 트랜지스터와 커패시터를 결합한 8Gb 셀 어레이가 등장합니다. 게이트 제어 특성을 보여주는 SS는 62.5mV/dec, 켜짐·꺼짐 전류 비는 약 10억 배였습니다. SS는 전류를 10배 바꾸는 데 필요한 게이트 전압 변화량으로, 작을수록 급하게 켜고 끌 수 있다는 뜻입니다. 이 수치는 당시 연구 소자의 측정 결과입니다. CXMT IEDM 2023 논문
이 논문에서는 발표의 연속성이 보입니다. 갑자기 등장한 명칭 아래에는 수년간의 소자 연구가 있었던 셈입니다. 앞으로는 그 연구를 실제 서버 제품의 속도·전력·신뢰성으로 연결하는 과정이 중요해집니다.
셀 아래에 주변회로를 넣으면 공간을 한 번 더 쓸 수 있습니다
D램 칩에는 저장 셀만 들어 있지 않습니다. 어느 셀을 선택할지 결정하고, 작은 신호를 증폭하고, 외부와 데이터를 주고받는 주변회로도 있습니다.
셀과 주변회로를 나란히 놓으면 각각 바닥 면적을 차지합니다. 이를 별도 웨이퍼에서 만든 뒤 위아래로 연결하면 저장 영역 아래에 주변회로를 배치할 수 있습니다. 셀을 위에 둔다는 의미의 COP, 주변회로를 아래에 둔다는 의미의 PUC가 이런 수직 배치를 설명하는 말입니다. 구체적인 제조 방식은 회사마다 다릅니다.
4F²는 셀 한 칸의 바닥 면적을 줄이고, 셀·주변회로 적층은 칩 전체의 공간 활용을 높입니다. 서로 다른 위치에서 면적을 아끼는 기술이 함께 등장하는 이유입니다.
회로 배치의 구체적인 구현은 다음 연구에서 확인할 수 있습니다. 삼성전자 COP 연구 · SK하이닉스 PUC 연구
하이브리드 구리 본딩은 절연 표면과 구리 연결부를 정밀하게 맞붙여 기계적 결합과 전기적 연결을 만드는 방식입니다. 아주 작은 연결부를 넓은 웨이퍼 전체에서 맞춰야 하므로 표면의 평탄도, 청정도, 정렬 정확도가 중요해집니다.
셀과 주변회로를 따로 제조하면 각 회로에 맞는 공정을 적용할 여지도 커집니다. 대신 웨이퍼 접합, 박막화, 연결과 검사 단계가 추가됩니다. 공간을 아낀 만큼 돈이 남으려면 새 공정의 비용과 불량을 잘 관리해야 합니다.
웨이퍼를 나누는 이유에는 열처리도 있습니다
주변회로에는 저장 셀의 접근 트랜지스터와 다른 요구를 가진 소자들이 들어갑니다. 셀을 만드는 과정의 높은 열처리가 주변회로의 도핑 분포나 접촉 특성에 영향을 줄 수 있습니다. imec는 기존 D램 주변회로가 550~600℃ 이상 열처리를 견뎌야 하는 문제를 설명하고, 셀과 주변회로를 별도 웨이퍼에서 제조하는 접근을 연구하고 있습니다. imec 연구 해설
별도 제조는 두 회로의 공정 선택을 더 자유롭게 할 수 있습니다. 다만 접합 이후에도 허용되는 온도와 기계적 스트레스는 관리해야 합니다. ‘분리 제조 → 정밀 접합 → 박막화·연결 → 검사’가 하나의 제조 체계로 안정돼야 작은 면적의 이점이 양품 생산으로 이어집니다.
이 변화는 D램 공장의 투자 항목을 넓힐 수 있다고 봅니다. 셀을 만드는 전공정뿐 아니라 웨이퍼 표면과 연결부를 다루는 공정의 중요성도 커지기 때문입니다.
셀 면적 33% 축소가 칩 원가에 얼마나 반영될까?
간단한 가정을 해보겠습니다. 기존 칩 면적을 100이라고 하고 저장 셀이 70, 주변회로가 30을 차지한다고 놓습니다. 셀만 6F²에서 4F²로 줄이고 주변회로 면적은 유지하면 다음과 같습니다.
기존 셀 70 × 4/6 = 약 46.7. 여기에 주변회로 30을 더하면 새 칩 면적은 약 76.7이 됩니다. 이 가정에서 칩 전체의 면적 감소는 약 23.3%입니다. 셀 면적 감소율이 칩 전체에 그대로 적용되지는 않는 이유를 보여줍니다. 특정 회사의 제품 예측은 아니며 COP의 추가 효과도 넣지 않았습니다.
실제 원가는 여기에 웨이퍼 가격과 공정 횟수, 불량률, 테스트 비용까지 합쳐 결정됩니다. 셀을 작게 만들어도 불량이 많으면 판매 가능한 칩이 줄어듭니다. 반대로 수율이 올라가면 작은 셀의 경제성이 본격적으로 드러날 수 있습니다.
중국 업체의 추격을 볼 때 ‘칩을 만들었다’ 다음의 변화에 더 주목하려 합니다. 동일한 용량과 성능을 갖춘 양품을 얼마나 싸게, 얼마나 꾸준히 공급하는가가 메모리 회사의 이익을 바꾸기 때문입니다.
원가 모델의 분모는 만들어진 셀이 아니라 팔 수 있는 비트입니다
제조원가를 단순화하면 판매 가능한 비트당 원가 = 투입 제조비 ÷ (양품 칩 수 × 칩당 용량)입니다. 같은 용량의 칩을 더 많이 얻으면 분모가 커지고 원가가 낮아질 여지가 생깁니다. 그러나 접합·검사 공정이 늘어 제조비가 올라가거나 수율이 떨어지면 그 효과는 줄어듭니다.
앞의 가상 예에서 면적 100이 76.7로 줄면 웨이퍼 가장자리와 절단 손실을 제외한 기하학적 칩 수는 약 30.4% 늘어날 수 있습니다. 이때 추가 공정비와 수율을 고정해야 그 숫자가 원가 개선으로 연결됩니다. 실제 양산에서는 두 변수 모두 움직입니다.
셀 웨이퍼와 주변회로 웨이퍼를 각각 만들고 접합한다면 비용 계산의 경계도 두 웨이퍼와 접합 공정 전체여야 합니다. 셀 웨이퍼 한 장에서 나오는 다이 수만 늘어난 것을 보고 총투입비가 그대로라고 놓을 수는 없습니다. 반대로 회로 분리로 각 부분의 성능과 수율이 개선되면 새로운 비용을 상쇄할 수도 있습니다.
이것이 우리의 핵심 견해입니다. 4F²는 원가 경쟁력을 높일 수 있는 설계상의 기회이며, 공장의 실행력이 그 기회를 이익으로 바꿉니다.
왜 첫 제품으로 서버용 RDIMM을 내세웠을까?
RDIMM은 Registered DIMM의 줄임말입니다. 모듈에 있는 RCD가 명령·주소와 클록 신호를 D램에 전달하는 역할을 합니다. CPU에 연결되는 서버 메모리 모듈의 요구를 만족하려면 저장 칩뿐 아니라 신호 전달과 모듈 설계가 함께 맞아야 합니다. Rambus DDR5 RCD 설명
따라서 CXMT의 사업 기회는 4F² 셀을 구현한 뒤 서버 고객이 채택할 제품으로 완성하는 데 있습니다. 동작 온도와 전압 변화, 메모리 컨트롤러와의 호환성, 장시간 운용에서의 신뢰성이 구매 판단에 연결됩니다. 고객 검증을 통과하고 공급이 반복되면 신규 아키텍처의 의미는 논문상의 밀도에서 서버 D램의 경쟁 구도로 옮겨갈 것입니다.
4F²와 HBM, 3D D램은 어떻게 연결될까?
4F²는 저장 셀의 면적과 트랜지스터 구조에 관한 이야기입니다. HBM은 D램 다이를 여러 장 쌓고 넓은 인터페이스와 패키징으로 높은 대역폭을 확보하는 제품입니다. 셀 안의 수직 구조와 칩 여러 장의 적층은 서로 다른 차원의 설계입니다.
4F²가 성공하면 장기적으로 HBM에 들어가는 D램 다이의 밀도와 원가에도 도움이 될 가능성이 있습니다. HBM 제품으로 이어질 때는 TSV, 적층 수율, 열, 베이스다이와 고객 시스템 검증까지 함께 풀어야 합니다. 삼성전자 HBM 소개
또 여러 층에 저장 셀을 쌓는 3D D램 연구도 있습니다. 수직 트랜지스터 하나를 만들었다고 곧바로 셀 어레이 여러 층을 쌓은 것은 아닙니다. SK하이닉스도 4F² 수직 게이트와 3D D램을 미래 기술의 별도 축으로 소개했습니다. 같은 ‘수직’이라는 단어가 나오더라도 어느 부분을 세우거나 쌓는지 구분하면 이해가 쉬워집니다.
삼성전자와 SK하이닉스는 어디까지 왔을까?
여기서 국내 개발 현황을 보겠습니다. 삼성전자는 2026년 2월 ISSCC에서 16Gb 4F² 시험 칩을 발표했습니다. 수직 셀 트랜지스터(VCT), COP 구조, 웨이퍼 간 하이브리드 구리 본딩을 적용했습니다. 연구 초록에는 같은 설계 규칙에서 웨이퍼당 다이 수가 20% 넘게 증가했고 읽기·쓰기 동작을 수행했다는 내용이 담겼습니다. 삼성전자 논문 초록
삼성이 관련 기술을 검토만 하는 단계는 이미 지났다는 뜻입니다. 연구 성과를 확보한 뒤 어떤 제품에 어떤 속도로 투입하느냐가 다음 사업상의 선택입니다.
SK하이닉스는 2025년 VLSI에서 4F² 수직 게이트(VG)와 PUC 통합 구조를 공개했습니다. 이 연구는 퓨전 웨이퍼 본딩과 웨이퍼 간 연결 기술을 사용했습니다. 삼성의 하이브리드 구리 접합과 이름만 바꾼 동일 공정으로 이해하기보다는 각 회사가 선택한 구현 경로로 보는 편이 정확합니다. SK하이닉스 2025 연구
2026년 VLSI에서는 더 촘촘해진 셀의 전기적 문제를 다뤘습니다. 백게이트(BG)로 문턱전압과 인접 워드라인의 영향을 제어하고, 비트라인 차폐(BLS)로 가까운 배선 사이의 간섭을 줄이는 접근입니다. 회사는 이 구조의 읽기·쓰기 동작 결과도 소개했습니다. SK하이닉스 2026 연구 해설
자체 제작 · 2026.10.14. 연구 결과와 제품 출시 계획을 구분했습니다. CXMT 발표 · 삼성전자 연구 · SK하이닉스 연구
국내 연구의 초점도 주목할 만합니다. 셀을 작게 그리는 단계에서 멈추지 않고, 작은 신호를 안정적으로 읽고 회로 전체를 작동시키는 문제를 풀고 있습니다. 이런 축적이 실제 제품의 경쟁력으로 이어질 수 있습니다.
삼성전자·SK하이닉스와 공정 공급망에 미칠 영향
삼성전자와 SK하이닉스에는 두 변화가 동시에 생길 수 있습니다. CXMT가 서버 D램 공급을 확대하면 일부 시장의 가격 경쟁이 거세질 수 있습니다. 반면 국내 업체도 4F²와 회로 적층을 성공적으로 도입하면 같은 생산 기반에서 더 많은 양품 비트를 확보할 여지가 커집니다.
따라서 이번 발표를 계기로 메모리 회사의 평가 기준에 셀 구조 전환과 양산 원가를 더해 볼 필요가 있다고 생각합니다. HBM의 고객 경쟁력과 일반·서버 D램의 가격 및 원가 경쟁력을 함께 봐야 합니다. 4F²라는 명칭을 먼저 내건 순서만으로 회사의 기술력과 이익을 줄 세우기는 어렵습니다.
장비·소재 쪽에서는 수직 기둥을 만드는 식각, 균일한 박막을 입히는 증착, 접합 표면을 다루는 연마·세정, 정렬·본딩, 결함 검사 분야의 중요성이 커질 수 있습니다. 특히 작게 만드는 장비와 불량을 줄이는 장비가 함께 필요해진다는 점에 주목합니다. 실제 수혜 기업은 고객사의 공정 채택과 장비 공급이 확인되는 순서로 좁혀갈 생각입니다.
중국의 발표가 던진 질문은 결국 이것 같습니다. 더 작은 셀을 누가 먼저 발표했느냐를 넘어, 누가 그 구조를 고객이 쓰는 메모리로 만들고 이익을 남길 것인가. 앞으로 연말 CXMT 제품의 실제 모습과 함께 삼성·SK하이닉스 연구가 제품으로 넘어가는 움직임을 계속 살펴보려 합니다.
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이 글은 공개 자료를 바탕으로 한 기술 분석과 작성자의 견해이며, 특정 종목의 매수·매도를 권유하지 않습니다. 투자 판단과 그 결과의 책임은 투자자 본인에게 있습니다.
